Rapidus thử nút quy trình 2nm, cam kết single-wafer trước mục tiêu sản xuất hàng loạt năm 2027

ngày 18 tháng 7 năm 2025 Rapidus thông báo đã khởi động giai đoạn chế tạo wafer thử nghiệm với cấu trúc transistor Gate-All-Around (GAA) 2nm tại nhà máy IIM-1 (ảnh dưới). Các wafer thử nghiệm ban đầu đã đạt được các đặc tính điện mong đợi, cho thấy thiết bị trong fab vận hành đúng kế hoạch và quá trình phát triển công nghệ đang tiến triển tốt.

Sản xuất thử​

Trong ngành bán dẫn, sản xuất wafer thử nghiệm là bước quan trọng để xác minh mạch được chế tạo bằng công nghệ mới hoạt động ổn định, hiệu quả và đạt mục tiêu hiệu năng. Rapidus hiện đang đo đạc các thông số điện quan trọng như:

• • Điện áp ngưỡng (threshold voltage) – mức điện áp transistor bắt đầu dẫn.
  • Dòng dẫn (drive current) – lượng dòng điện có thể đi qua khi bật.
  • Dòng rò (leakage current) – dòng điện không mong muốn khi tắt.
  • Độ dốc dưới ngưỡng (subthreshold slope) – độ “gắt” khi chuyển trạng thái từ tắt sang bật.
    Ngoài ra, công ty cũng đánh giá tốc độ chuyển mạch, điện năng tiêu thụ, điện dung,… Dù chưa công bố số liệu cụ thể, nhưng việc wafer thử nghiệm đã “chạy” trong fab là tín hiệu rất tích cực.

Nhà máy IIM-1​

Nhà máy IIM-1 (ảnh trên) bắt đầu xây dựng từ tháng 9/2023, hoàn thiện phòng sạch vào 2024. Tới tháng 6/2025, Rapidus đã lắp đặt hơn 200 thiết bị, bao gồm cả máy quang khắc DUV và EUV tiên tiến. Máy EUV được lắp vào tháng 12/2024 và tạo mẫu thành công đầu tiên vào tháng 4/2025. Đến nay, nhà máy đã sẵn sàng chạy wafer thử nghiệm để đo đạc mạch GAA, phát hiện vấn đề quy trình và tinh chỉnh thông số sản xuất.

​

Chiến lược xử lý single-wafer​

Điểm nổi bật trong thông báo của Rapidus (ảnh dưới: chủ tịch Higashi Tetsuro) là sử dụng quy trình single-wafer cho tất cả các bước front-end – nghĩa là xử lý, kiểm tra từng wafer riêng lẻ thay vì xử lý theo lô.


các hãng lớn như Intel, TSMC, Samsung chỉ áp dụng single-wafer cho một số bước quan trọng như quang khắc EUV/DUV, plasma etch, lắng đọng lớp nguyên tử (ALD), hoặc kiểm tra khuyết tật; còn các bước như oxy hóa, cấy ion, làm sạch, ủ nhiệt… vẫn xử lý theo lô.

Rapidus ứng dụng single-wafer cho toàn bộ quy trình: oxy hóa, cấy ion, tạo mẫu, lắng đọng, khắc, làm sạch, ủ nhiệt,… Ưu điểm của cách làm này:

• • Điều chỉnh thông số theo từng wafer theo thời gian thực.
  • Phát hiện sớm lỗi và khắc phục ngay.
  • Thu thập dữ liệu chi tiết, phục vụ thuật toán AI giám sát và tối ưu điều kiện sản xuất.
  • Hỗ trợ cải tiến quy trình liên tục (CPI), kiểm soát quá trình bằng thống kê (SPC), giảm mật độ lỗi và nâng yield.
  • Linh hoạt khi chuyển đổi giữa sản xuất số lượng nhỏ và lớn.

phương pháp này có nhược điểm: tốc độ xử lý thấp hơn, chi phí thiết bị và vận hành cao hơn, đòi hỏi hệ thống điều phối phức tạp. Rapidus (ảnh dưới: giám đốc Atsuyoshi Koike) tin rằng lợi ích dài hạn về giảm lỗi, tăng yield và kiểm soát quy trình thích ứng sẽ vượt qua hạn chế ban đầu, đặc biệt với sản xuất chip 2nm và tiến xa hơn.

Chăm sóc khách hàng​

Rapidus dự kiến phát hành bộ kit phát triển quy trình (PDK) phiên bản đầu tiên vào quý I/2026, phục vụ khách hàng thiết kế chip sớm. Đồng thời, công ty sẽ hoàn thiện hạ tầng hỗ trợ chế tạo nguyên mẫu chip của khách hàng ngay tại IIM-1. Mục tiêu là sản xuất hàng loạt vào năm 2027, với nút quy trình 2nm GAA cạnh tranh trực tiếp cùng các “ông lớn” bán dẫn toàn cầu.

Tàu nô khóc hu hu